Субблок модуля управления МПС

Формирователь системной шины данных обеспечивает передачу старшего байта данных по нечетному адресу.

Шинный формирователь 2 внутренней шины данных передает младший байт данных из внешних устройств ячейки 1 в микропроцессор.

Шинный формирователь 1 внутренней шины данных передает старший байт данных из ПЗУ в процессор.

Адреса с системной шины поступают в селектор адреса и на вход внеш

них устройств ячейки 1 через буфер-усилитель шины адреса.

Селектор адреса вырабатывает сигналы выбора микросхем.

Контроллер прерываний обрабатывает прерывания от системного таймера. Счетчик таймера играет роль системного таймера.

Удлинение цикла процессора на один такт происходит при обращении к портам ввода/вывода. При этом на вход синхронизатора поступает сигнал, запрещающий формирование сигнала готовности. До тех пор, пока процессор не получит сигнала готовности, он отрабатывает такты ожидания.

Схема управления индикаторами организует работу единичных индикаторов ТЕСТ и РАБОТА.

2.8 Описание электрической принципиальной схемы субблока

При включении электропитания генератор тактовых импульсов формирует сигнал "RESET". По окончании сигнала "RESET" на выходе генератора тактовых импульсов формируются - сигнал готовности системы к работе "READY" и серии тактовых импульсов: CLK - для процессора и контроллера системной шины, PCLK - для системного таймера, OSC - для контроллеров последовательного интерфейса контактных ячеек 4. Получив сигнал "READY" процессор формирует обращение к ПЗУ микропроцессорной ячейки управления 1 по адресу FFFF0.

Обращение к памяти или портам ввода - вывода происходит следующим образом. Управляющие сигналы "SO" - "S2" из процессора поступают в контроллер системной шины М1810ВГ88.

Исходя из состояния управляющих сигналов "SO" - "S2", контроллер М1810ВГ88 вырабатывает сигнал управления данного типа циклашины (см. таблицу 3) и сигналы:

стробирования адреса "ALE";

сопровождения данных "DEN";

управления шинными формирователями "DT/R".

Таблица 3

На шину адрес - данные процессор выставляет адрес обращения к памяти или порту ввода/вывода. Адрес фиксируется в регистрах 580ИР82 по стробу "ALE". Затем на шину процессора адрес - данные поступают данные: при записи - из процессора, при чтении - из памяти или от внешних устройств. Управление шинными формирователями данных системной шины осуществляется по двум входам. По входу управления направлением передачи - сигналом "DT/R" из контроллера М1810ВГ88. По входу управления третьим состоянием:

для старшего байта данных (разряды D8 - D15) - сигналом "DEN";

для младшего байта данных (разряды DO - D7) - сигналом "DEN" и сигналами адресации к младшему байту данных " А0"=0, "ВНЕ"=1, либо сигналами "DEN" и "INTA" - при обслуживании запроса на прерывание.

Шинный формирователь D16 обеспечивает передачу старшего байта данных по нечетному адресу.

Шинный формирователь внутренней шины данных D24 всегда открыт для передачи младшего байта данных. Управляется он по входу управления направлением передачи. На системную шину и далее в процессор поступает младший байт данных DO - D7 из устройств ячейки 1 при чтении портов ввода/вывода, обслуживании прерываний или обращении к ПЗУ микропроцессорной ячейки управления 1. В остальных случаях данные с системной шины поступают на вход устройств ячейки 1.

Шинный формирователь внутренней шины данных D23 предназначен для передачи старшего байта данных из ПЗУ в процессор и открывается для передачи данных теми же сигналами, которые осуществляют выбор ПЗУ ("А14" - "А19" и "MRDC"), по входу управления третьим состоянием.

Адреса А0 - А15 с системной шины поступают в селектор адреса и на вход устройств ячейки 1 через буфер-усилитель шины адреса, выполненный на микросхемах 1533АП5 (D25, D26).

Селектор адреса вырабатывает сигналы выбора микросхем и организован таким образом:

с выхода 8 микросхемы 1533ЛА2 (D33) поступает сигнал разрешения обращения к ПЗУ. Его формируют адресные сигналы "А16" - "А19", определяющие область памяти, закрепленную за ПЗУ, и сигнал чтения памяти "MRDC" из контроллера системной шины М1810ВГ88;

с выходов дешифратора 1533ИД7 (D35) поступают сигналы выборки портов ввода/вывода ячейки 1 - см. таблицу 4.

Контроллер прерываний реализован на микросхеме М1810ВН59А и обрабатывает прерывания по входу IRQ0 от системного таймера.

Таблица 4

 Скачать реферат